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General Discussions

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Journeyman III

Idea

English

Why are 8-core chiplets using a 2x4 design?

The maximum communication time between the first and the last core is 3 cycles.
They could make a 3x3 design leaving the center empty or use it as a bridge, so the connection can travel through the center taking only 2 cycles maximum

...

Other idea:
  incorporate support for HBM2 memories in future architectures, the assemblers could integrate the memories into some motherboard models, these would work as intermediaries between the processor and the Ram memory, so they would greatly accelerate the "Infinit fabric", increase the Apus performance and the overall performance of the processors.

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Spanish ( español)

Porque ubican los chiplets de 8 núcleos usan un diseño 2x4?

El tiempo máximo de comunicación entre el primer y el ultimo core es de 3 ciclos.
Podrían hacer un diseño 3x3 dejando el centro vacío o usarlo como puente, de esta forma la conexión puede atajar por el centro tardando solo 2 ciclos como máximo

Si se optimiza el núcleo central (CC), hasta se podría hacer que las conexiones entre distintos grupos de núcleos inicien en este, las comunicaciones serían más fluidas y se ganaría rendimiento.

...

Otra pequeña idea sería incorporar soporte para memorias HBM2 en futuras arquitecturas, las ensambladoras podrían integrar las memorias en algunos modelos de placa base, estas trabajarían como intermediarias entre el procesador y la memoria Ram, por lo que acelerarían muchísimo el Infinit fabric, aumentaría el rendimiento de las Apus y el rendimiento general de los procesadores.

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Re: Idea

You are assuming with your first idea that a signal must travel in serial from one core to the next, which isn't how it works, each core is independent in each CCX, which is why until May of this year Windows 10 was "stupid" about scheduling, spreading processes around CCXs because it was still operating like it was a monolithic (Intel) processor, not a chiplet processor.

Your second idea is what AMD is working on already for future EPYC designs, using "chiplets" of HBM as additional buffer space.

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